Chia Sẻ Khóa Học Verilog Dành Cho FPGA Engineer Với Xilinx Vivado Design Suite [Khóa 6955 A]
Sử dụng Xilinx FPGA.
Bạn sẽ học được gì:
- ✓ Các nền tảng của Lập trình Verilog sẽ giúp bạn vượt qua các cuộc phỏng vấn việc làm cho RTL Engineer.
- ✓ Tìm hiểu quy trình Vivado Design Suite dành cho Digital System Design.
- ✓ Hardware Debugging trong Vivado viz. Integrated Logic Analyzer, Virtual I/O.
- ✓ Các Modelling Style khác nhau trong Hardware Description Language.
- ✓ Cách sử dụng IP Xilinx và tạo các Custom IP.
- ✓ IP integrator Design flow của Vivado.
- ✓ Viết các Verilog Test bench.
- ✓ Thiết kế một số dự án trong thế giới thực như: PMOD DA4 DAC interface, Function Generator, Small Processor Architecture, UART ✓ Interface, PWM, BIST for Development boards và nhiều dự án khác.
- ✓ Các câu hỏi phỏng vấn phổ biến.
FPGA có mặt ở khắp mọi nơi với sự hiện diện của chúng trong bộ domain đa dạng đang tăng lên từng ngày. Hai Hardware description language phổ biến nhất là VHDL và Verilog, mỗi ngôn ngữ đều có ưu điểm riêng so với ngôn ngữ kia. Điều tuyệt vời nhất về cả hai là khi bạn biết một trong số chúng, bạn sẽ tự động hiểu được điều còn lại và khi đó khả năng của cả hai thế giới có thể được sử dụng để xây dựng các hệ thống phức tạp. Khóa học tập trung vào ngôn ngữ Verilog. Chương trình giảng dạy được đóng khung bằng cách phân tích các kỹ năng phổ biến nhất được yêu cầu bởi hầu hết các công ty hoạt động trong lĩnh vực này. Hầu hết các khái niệm đều được giải thích bằng cách xem xét các ví dụ thực hành thực tế để giúp xây dựng tính logic.
Khóa học minh họa cách sử dụng Modeling style, Bài tập Blocking và Non-blocking, Synthesizable FSM, Xây dựng bộ nhớ với Block và Distribute Memory resources, Vivado IP integrator và các kỹ thuật Hardware debugging như ILA và VIO. Khóa học khám phá quy trình FPGA Design với Xilinx Vivado Design suite cùng với phần thảo luận về các chiến lược triển khai để đạt được hiệu suất mong muốn. Nhiều dự án được minh họa chi tiết để hiểu cách sử dụng các cấu trúc Verilog để kết nối các thiết bị ngoại vi thực với FPGA. Một phần riêng biệt về cách viết kiến trúc Testebench và FPGA sẽ giúp bạn hiểu rõ hơn về các tài nguyên bên trong của FPGA và các bước thực hiện xác minh thiết kế.
Mục lục:
- ✓ 01 - Cài đặt Vivado.
- ✓ 02 - Vivado Design Flow Phần 1.
- ✓ 03 - Vivado Design Flow Phần 2.
- ✓ 04 - Câu hỏi thường gặp từ Module trước.
- ✓ 05 - Fundamentals of Verilog.
- ✓ 06 - Câu hỏi thường gặp từ Module trước.
- ✓ 07 - Modeling Styles.
- ✓ 08 - Assignment Operator trong Verilog.
- ✓ 09 - FAQ.
- ✓ 10 - Behavioral Modeling Style.
- ✓ 11 - Câu hỏi thường gặp từ Module trước.
- ✓ 12 - Gate Level Modeling Style.
- ✓ 13 - Switch level Modeling Style.
- ✓ 14 - Structural Modeling Style.
- ✓ 15 - Schematic based Design Entry với IP integrator và Xilinx IP.
- ✓ 16 - Memory.
- ✓ 17 - Câu hỏi thường gặp từ Module trước.
- ✓ 18 - Finite State Machines.
- ✓ 19 - Câu hỏi thường gặp từ Module trước.
- ✓ 20 - Viết các Testbench.
- ✓ 21 - Hardware Debugging với Vivado (Required Hardware).
- ✓ 22 - File I/O.
- ✓ 23 - Projects.
- ✓ 24 - RTL for Synthesis.
- ✓ 25 - FPGA Architecture Fundamentals.
- ✓ 26 - Câu hỏi thường gặp từ Module trước.
- ✓ 27 - Chuẩn bị phỏng vấn.
- ✓ 28 - Bước tiếp theo.
Khóa học này dành cho ai:
- ✓ Người tìm việc VLSI / Sinh viên tốt nghiệp muốn theo đuổi sự nghiệp RTL Engineer/ Design Engineer/ Verification Engineer.
- ✓ Bất cứ ai muốn học Xilinx FPGA/ Vivado Design Suite/ Verilog Hardware Description Language.
- ✓ Bất kỳ ai muốn bắt đầu sự nghiệp trong lĩnh vực ASIC/VLSI.
NHẬN GET EBOOK TRÊN AMAZON THEO YÊU CẦU
