Chia Sẻ Khóa Học Design Verification Với SystemVerilog/UVM [Khóa 5815 A]
Tìm hiểu UVM trong ngôn ngữ SystemVerilog: Từ việc xây dựng các UVM Agent đến các kỹ thuật Functional Coverage và Debugging.
Những gì bạn sẽ học được:
- ✓ Module level verification bằng SystemVerilog và thư viện UVM.
- ✓ Xây dựng các agent trong SystemVerilog/UVM để điều khiển và giám sát communication interface.
- ✓ Xây dựng model của các register bằng UVM và kết nối nó với APB interface theo thứ tự để UVM có thể tự động check các lần truy cập thanh ghi.
- ✓ Xây dựng functional model của một Device Under Test (DUT) và sử dụng mô hình này để dự đoán phản hồi chính xác mong đợi từ DUT.
- ✓ Xây dựng một scoreboard để tự động xác minh tất cả các output dự kiến của DUT.
- ✓ Xây dựng coverage model và tất cả logic cần thiết để thu thập coverage đó.
- ✓ Xây dựng các random test để xác minh tất cả các tính năng của một DUT.
- ✓ Tìm hiểu cách xử lý các vấn đề synchronization trong model.
Làm chủ thư viện UVM và tạo một Verification Environment: Tổng quan toàn diện về khóa học.
Trong khóa học này, bạn sẽ đi sâu vào hai lĩnh vực quan trọng:
- ✓ 1. Thư viện UVM : Khám phá tất cả các feature, secret và cách áp dụng chúng hiệu quả trong các verification environment.
- ✓ 2. Tạo Verification Environment: Tìm hiểu quy trình từng bước để xây dựng một verification environment mạnh mẽ từ đầu bằng UVM.
Mục tiêu của khóa học:
Trong suốt khóa học này, chúng tôi sẽ hướng dẫn bạn phát triển một verification environment, được thiết kế tỉ mỉ bằng thư viện UVM. Mỗi hướng dẫn sẽ giới thiệu các chức năng mới, minh họa các tính năng UVM cần thiết cho từng giai đoạn của project toàn diện của chúng tôi.
Chúng ta sẽ tận dụng nền tảng EDA Playground để phát triển verification environment. Đến cuối khóa học, project cuối cùng của chúng ta sẽ bao gồm hơn 5000 dòng code, thể hiện rõ ràng các kỹ năng và kiến thức bạn đã tích lũy được.
Đến cuối khóa học này, bạn sẽ thành thạo:
- ✓ Xây dựng các UVM agent và hiểu vai trò của chúng.
- ✓ Modeling design register sử dụng UVM library.
- ✓ Thiết lập một Device Under Test (DUT) bên trong một verification environment.
- ✓ Xác minh các output của một DUT để đảm bảo tính chính xác và chức năng.
- ✓ Triển khai functional coverage trong SystemVerilog để đạt được xác minh toàn diện.
- ✓ Viết và thực thi các random test để bao quát nhiều tình huống khác nhau.
- ✓ Sử dụng các kỹ thuật debugging nâng cao để xác định và giải quyết các vấn đề.
- ✓ Khám phá và sử dụng các tính năng ẩn của thư viện UVM để nâng cao các project của bạn.
Các kỹ năng bạn học được từ khóa học này không chỉ giúp bạn chuẩn bị cho các cuộc phỏng vấn xin việc verification engineer entry hoặc junior-level mà còn đảm bảo bạn làm việc hiệu quả và năng suất ngay từ ngày đầu tiên đảm nhận vai trò mới.
Mục lục:
- ✓ 1. Giới thiệu.
- ✓ 2. Cơ bản về việc xây dựng một UVM Agent.
- ✓ 3. Xây dựng các UVM Agent có thể tái sử dụng.
- ✓ 4. Kỹ thuật nâng cao để xây dựng các tác UVM Agent.
- ✓ 5. UVM Register Model.
- ✓ 6. Modeling & Checking.
- ✓ 7. Debug & Test.
- ✓ 8. Kết thúc.
Khóa học này dành cho ai:
- ✓ Sinh viên và kỹ sư muốn tìm hiểu cách thực hiện module level verification bằng ngôn ngữ SystemVerilog và thư viện UVM.
NHẬN GET EBOOK TRÊN AMAZON THEO YÊU CẦU